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数字逻辑电路实验
实验4预习测验
题目详情
简答题
在Verilog HDL中，模块名的命名，说法错误的是
A、模块名必须和模块文件名一致
B、模块名不能与元件库中的已有元件重名
C、模块名区分大小写
D、模块名一旦命名，不能修改
查看答案与解析
简答题
下列不是VerilogHDL中的关键字的是 A、Module B、Always C、In D、Reg
简答题
下列是十进制数13的正确表示的有 A、13 B、4’b1101 C、4’hd D、2’d13
简答题
下列哪些文件不能是用户自己生成的 A、.sof文件 B、.bdf文件 C、.v文件 D、.vwf文件
简答题
在verilogHDL语言中，下列说法错误的是 A、B表示二进制 B、H表示16进制 C、D表示八进制 D、不区分大小写
简答题
关于广义译码器，说法错误的是 A、不是所有组合电路都可以看成是广义上的译码器。 B、可以用广义译码器模型实现任意组合逻辑函数 C、可以使用case语句实现真值表 D、当输入变量为5个，对应case语句32行
简答题
在Verilog HDL中，下列操作符结果总是1位的是 A、+ B、& C、== D、~
简答题
下列关于位运算符表述不正确的是 A、&表示按位与 B、|表示按位或 C、！表示按位非 D、^表示按位异或
简答题
在Verilog HDL中，可以在A模块中调用B模块，在B模块中调用A模块。
简答题
Verilog HDL 有多种描述风格，具体可以分为： A、结构描述 B、数据流描述 C、行为描述 D、混合描述
数字逻辑电路实验
章节列表
实验二预习测验
9
实验1、2报告要求(公共)
1
实验3预习测验
10
实验4预习测验
10
实验3、4报告要求
1
实验五预习测验1
10
实验5、6报告要求(公共)
1
实验78报告要求
1
大作业报告要求
1
实验六预习测验1
9
实验七、八预习测验
9