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数字逻辑电路实验
实验五预习测验1
题目详情
简答题
在做译码器实验时，当输入信号ABC为101时，输出结果不正确，原因可能是
A、译码器的使能端信号不正常
B、输出Y5=1
C、输出Y5=0
D、输入信号B悬空了（没有有效接地）
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简答题
74LS20作为4输入与非门，如果用来作为2输入与非门使用，多余的输入端应如何处理？ A、全部接地 B、全部接电源 C、全部悬空 D、与其他输入信号并联
简答题
下载的步骤正确的是 A、引脚分配-编译-下载 B、编译-引脚分配-下载 C、编译-下载-引脚分配 D、引脚分配-下载-编译
简答题
对FPGA编程，将SOF文件（或JIC文件）烧写固化到专用配置FLASH芯片中，系统掉电，数据也不会丢失
简答题
下列说法正确的是 A、自底向上的设计方法，比自顶向下的设计方法优越。 B、自顶向下的设计方法，比自底向上的设计方法优越。 C、自顶向下的设计方法是从系统设计开始，逐渐向模块设计、器件设计和版图设计等更物理的层次推进。 D、自底向上的设计方法是从系统设计开始，逐渐向模块设计、器件设计和版图设计等更物理的层次推进。
简答题
Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成什么？ A、WIRE B、锁存器 C、触发器 D、被优化掉
简答题
在数字电路中，下列哪些方式可以观测输出结果？ A、将输出接指示灯（LED） B、使用万用表测量输出电平 C、使用示波器观测 D、接七段数码管显示输出
简答题
实现一位全加器的电路，可用下列哪种芯片？ A、74LS10 B、74LS138及适当门电路 C、74LS153及适当门电路 D、74LS151及适当门电路
简答题
串行进位加法器结构简单，运算速度快
简答题
半加器和全加器的区别在于输入端是否有来自低位的进位。
数字逻辑电路实验
章节列表
实验二预习测验
9
实验1、2报告要求(公共)
1
实验3预习测验
10
实验4预习测验
10
实验3、4报告要求
1
实验五预习测验1
10
实验5、6报告要求(公共)
1
实验78报告要求
1
大作业报告要求
1
实验六预习测验1
9
实验七、八预习测验
9